首頁 科技新聞 芯科科技因應5G且完全整合參考時脈的抖動衰減器簡化高速網路時脈設計

分享
文章

芯科科技因應5G且完全整合參考時脈的抖動衰減器簡化高速網路時脈設計

Enews
芯科科技因應5G且完全整合參考時脈的抖動衰減器簡化高速網路時脈設計

Silicon Labs(亦名“芯科科技”,NASDAQ:SLAB)宣布擴展Si539x抖動衰減器系列產品,新型元件具備完全整合的參考時脈、強化的系統可靠性和效能,同時簡化高速網路設計中的PCB佈局。新型Si539x抖動衰減器設計旨在滿足100/200/400/600/800G設計中嚴苛的參考時脈要求,為最先進的乙太網路交換器SoC、PHY、FPGA和ASIC中56G PAM-4 SerDes所需的嚴格抖動要求提供超過40%的裕量,同時也為新興112G SerDes設計提供符合未來需求的解決方案。

Silicon Labs時脈產品總經理James Wilson表示:「網路設備供應商正競相開發能處理5G無線流量的更高速、高容量設備。這種轉變推動了對前傳/回程(fronthaul/backhaul)、城域/核心以及資料中心應用中對更高效能時脈解決方案的需求。整合56 Gbps SerDes的FPGA和PHY支援更高容量的100/200/400/600/800G光纖和乙太網路線卡,卻需面臨越來越趨複雜的電路板設計和佈局之挑戰。藉由Silicon Labs新型Si539x抖動衰減器整合參考時脈,將有助整體產業輕鬆遷移至更高埠數、高容量的100/200/400/600/800G設計。」

提升系統可靠性和效能 — 新型Si539x抖動衰減器整合了一個高可靠的晶體,已在整個溫度範圍內進行全面的測試,並針對頻率擾動(activity dip)進行預先篩選。Si539x元件通過各種可靠性測試,包括衝擊、振動、溫度循環和晶體老化。規格嚴謹的晶體和創新的元件結構,降低晶體對系統風扇引起的溫度變化的敏感度,進而實現更加一致、可靠的操作。

高聲頻發射雜訊抗擾度 —整合參考時脈的元件結構比外部晶體設計具備更高的聲頻發射(AE)抗擾度。AE是當印刷電路板(PCB)受到溫度梯度或外部機械力,而導致PCB組裝中的微裂或塑性變形時發生的雜訊波輻射。與由於AE引起更大頻率誤差的離散式晶體不同,Si539x元件的創新封裝結構可隔離並保護晶體免於AE雜訊影響,確保可靠的操作和一致的頻率響應。

節省空間 — 設計高埠數的光纖和乙太網路線卡的客戶,相當重視縮減電路板面積。藉由使用內建參考時脈的抖動衰減器,使開發人員能縮減35%以上PCB佔位面積,並帶來額外的好處:整合參考時脈消除了對晶體下方的禁止佈線區域的需求,因此可在元件周圍進行更密集的時脈佈線,進一步簡化PCB佈局。

頻率彈性和時脈分配— Si539x元件可在多達12個差動時脈輸出上產生100 Hz至1028 MHz頻率的任意組合,無需常用的獨立時脈產生器和時脈緩衝器。這些優勢實現了「時脈樹單晶片」時脈,同時消除了與離散時脈樹解決方案相關的附加抖動。

價格與供貨

新型Si539x抖動衰減器現已量產,並可提供樣品。Silicon Labs提供各種評估板(EVB),零售價為299美元,適用於選擇具備內部或外部參考時脈的Si539x元件。EVB使客戶能夠快速從裝置配置轉向詳細的效能評估,透過與ClockBuilderPro軟體工具無縫協作,使開發人員能夠快速開發自訂配置並衡量效能。有關Si539x產品價格請聯繫各地Silicon Labs業務代表或授權經銷商。如需訂購Si539x樣品或EVB,請瀏覽網站:www.silabs.com/timing

FaceBook
最新網路流行話題掌握 歡迎一起加入
分享至Facebook

FACEBOOK粉絲留言版

你可能會想看的文章
【影音】網路科技當道!產官學合作 平板電腦簽名「嘛乀通」 「2016臺南美展」六大類評審結果出爐! 愛在時間蔓延時 詭譎多變屏東立委選戰 黃昭展鍾佳濱均中籤王 美國不會背棄台灣,「恐嚇牌」可以休矣 高雄鐵路地下化「綠水路」廊帶翻轉地景風貌 高雄鐵路地下化「綠水路」翻轉高雄地景風貌 共識第一:日本如何處理歷史教科書的爭議
大家都在看
「天赦日」快把握!靠1招化業障 ... 【北市+1】44歲男陪老婆待產揪... 女婿入獄!吳淑珍罕見現身女兒診所... 女歌手報喜訊!努力11年終於懷孕... 高雄仁武透天厝火警 1人送醫觀察... 快訊/高雄工廠大火36車79人前... 【懶人包】888農遊券今起可領券... 颱風「瑪瑙」生成!大迴轉路徑曝光... Selina任家萱斜槓副業有成!...

首頁 科技新聞 芯科科技因應5G且完全整合參考時脈的抖動衰減器簡化高速網路時脈設計